如何dc下约束总线延时一样长
时间：10-02
整理：3721RD
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如题，我的SOC芯片中用到GPIO，这个到端口的延时没有时钟，但我希望GPIO的8根线到端口的延时接近，请问，如何约束较好?
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Maximum delay + Minimun delay,
或者如果8個port 很近的話可以把最後一級8個cell grouping在一起,
不過最推薦的還是manual place + fix cell + ruote first
后端自己调整吧
使用max min delay来约束这些路径，只有约束了才能报出A->B的时序，然后后端人工调整这个时序满足你的需求