时钟管理模块的约束怎么加~help！help！

design了一个时钟管理模块，主要功能就是分频和选择，这个是结合在一起的，可能分频后再选择，完了再分频。我本来是直接把输出的pin做generate clock，但是导入到edi做CTS的时候，自己生成的CTS文件里面时钟多了很多through pin，几乎这个时钟管理模块相关寄存器都加上去了，然后跑CTS会很久很久，然后直接程序直接死掉。
想问问我这种情况，是DC的时钟约束加的不对导致的吧，该怎么加呢?

改成create_clock ,然后自己控制clkgen里面的一些timing，

如果是partation的design，这些timing怎么控制啊?是根据实际的反复调?