怎样约束同时作为clock、data用的信号？

设计中有的两个clock port：clk_a、clk_b。clk_a是多个寄存器的时钟信号，同时作为数据信号被clk_b域的寄存器采样。如果按照下面的方法约束，DC会报warning，说在clock port上设置input delay。
create_clock-name clk_a-period 10[get_ports clk_a]
create_clock-name clk_b-period 15[get_ports clk_b]
set_input_delay2-clock clk_b[get_ports clk_a]（设置clk_a作为数据时的input delay）
此外还有一个办法是：在port clk_a后面加一个clock buffer “BUF”，在后面创建时钟。
create_clock -name -period 10 [get_pins BUF/Y]

我的问题是：第一种方法中DC报的警告可以忽略吗?一般是怎样约束clk_a的?

warning不用管，先往后走，