怎样约束两个信号，使它们之间的时序偏差小于一定值？

有两个输出端口a、b，属于同一个时钟域，要求两者之间的时间偏差小于1ns。举个例子，如果a的arrival time 是5ns，则要求b的arrival time在 4~6 ns 之间。怎样约束?

把a，b设为related to 某个clock（一般port都是有这个约束的），然后设置合理的output delay即可，

假设时钟周期是10ns, setup 时间Tsu，hold时间 Thold
set_output_delay-max 8[get_ports {a b}]
set_output_delay-min -1[get_ports {a b}]

则a、b的arrival time都在 (1 + Thold)~(2- Tsu) 之间，a、b的偏差一定小于 （1 - Tsu-Thold)
小编是这个意思吗?

差不多，跑完place看看timing即可，