DC中create_generate_clock和input约束的问题

1、在设计中，输入clk_i，assign clk_n=~clk_i，触发器都是使用clk_n的上升沿触发，请问这种情况下，除了对clk_i使用create_clock，是否需要对clk_n使用create_generate_clock约束?还是工具会自动识别clk_n是clk_i的反相?
2、在设计中，输入scanmode和两个时钟clk1，clk2；assign clk=scanmode?clk1:clk2；请问这里的输入port scanmode要怎么约束呢?用set_input_delay吗?
求指点，谢谢啦！

一般不需要creat_generate_clock的，scanmode不要设置约束，无论是功能还是扫描路径。

我怎么觉得要约束，我有个assign clk1=CLK，然后create_generated_clock clk1
scanmode那个应该会综合成一个选择器，一般只用正常模式，即功能模式，所以clk和clk1之间可以不检查时序
貌似书上这么说的...

感谢各位的回复，还想问一下，设计中有一些信号经过纯组合逻辑就输出了，比如assign output1=input1，我用set_max_delay做约束，但是报了
warning：the following input ports have no clock_relative delay specified, a default clock is assumed for these input ports.(TIM-208)，还要加那些约束呢?谢谢啦！

1. no need
2. normal mode: set_case_analysis, set_disable_timing/set_false_path
DFT mode: set_case_analysis, set_input_delay, set_input_transition

谢谢您的回复，在DFT模式下，如果对scan_mode设set_input_delay，它的参考时钟怎么选择呢?

DFT 模式下一般只有一个时钟

哦，谢谢。请问DFT的覆盖率一般达到多少合适?

看应用，建议 95% 以上。

谢谢您！我现在碰到测试覆盖率较低的问题，有什么能消除AU的方法吗?设计中有许多类似rst=scanmode?rst：（rst & A & B）；clk=scanmode?clk：（clk & A & B）这种逻辑，它们是不是会降低test coverage?麻烦了