综合时约束的问题&clock gating的约束

约束都是根据设计的要求定的，要求需要跑到多快，要求什么 ，sdc就写上什么，当然了，在synthesis阶段，sdc可以适当的 over-constriants一下没关系。
至于clock gating的约束，一般综合的时候有个默认的设置，如果你不想要DC的默认设置的话，可以自己改。
set_clock_gating_style -sequential latch -minimum_bitwidth 4 -control_point before -control_signal $test_control -pos {integrated} -neg {integrated} -num_stages 3

请问P&R的时候读入sdc是要根据sdc去布局布线么?还是只是为了check timing用