这样的时钟怎么做约束？
时间：10-02
整理：3721RD
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各位大侠，这是前端的一个设计，如图中所示，有一个clk_bit的门控时钟，clk_bit是由输入信号data_ana的上升沿，根据边沿检测得到的，像这种不规则的时钟，应该怎样做约束啊?、
后段还要写约束?压力大了
时钟可以穿过门控，因此这里按照正常的定义既可以
没有规律的那些不是时钟信号从有规律周期等开始的地方，create clock
截取timing 最 critical 的那段，按照有规律的波形处理
陈小编，怎样才算critical 的了? 时间最短的?
还有，我整个系统只有一个外部输入时钟，产生的这个clk_bit时钟，我是create_clock 还是create_generated_clock?
我想在clk_bit generate是比较完整的。 在data_ana则 create. 需要按可能的最快频率来设定。