时钟约束求教

目前设计中存在两种情况，想请教一下大家应该如何处理。
1.与sdram通信的输出接口，此处有输出一个时钟信号，请问接口的时序约束应该怎样设置?
目前查到的是在输出的时钟信号port上定义一个生成时钟（source为片上工作时钟），然后将其他输出数据的output delay以它为参考时钟设置。这里我想问一下，假设主时钟为clk1，生成时钟为clk2(未经过任何分频或反向处理)，那么当数据输出时，若以clk1为参考时钟输出，那么在这个地方应该如何理解这些数据与clk2在输出到sdram时，两者间存在的延迟?对于这样的情况是无法去balance skew的吧?
2.假设输入时钟clk1在片内进行了分频产生了clk2，数据参考它输出到片外经过处理后，又输入到片内，那么这些数据能否仍用clk2来capture,并且应该怎样定义它们的输入延时?clk2是否也要输出到片外后再输入到片内?

纠结的头都大了，请各位指教！

1) 可以balance skew，有可能那个时钟信号的port的clock insertion delay会特殊一些，要在CTS的spec里面特别定义
2）这个由system spec决定，如何找不到的话，就按异步信号处理

感谢陈涛大大的回复！
1.我去查了一下icc的guide，似乎在CTS中将此port设为stop pin即可balance skew?关于您说的insertion delay，具体特殊在哪里呢?

2.其实这个地方我也不太明白具体应该怎么做。从设计上看，若将clk2输出后再输入，它在片外没有发生变化，若是在chip级看来，只是将两个pad进行了短接处理。
您的意思是需要将在输入port定义一个时钟，并将其与clk1、clk2当作异步时钟来处理?