DC 终点约束

在DC综合的时候，是不是必须要求所有的点都要被约束到?我要综合的代码中有组合逻辑的输出作为时序器件的输入端，所以在综合后会有很多没有被约束到的endpoints。这些没有被约束的点可以不用管吗?

不行，组合逻辑的输出也可以通过set_output_delay和virtual clock约束到

感谢你的回答，上面我的问题表述有问题，是”有组合逻辑的输出作为时序器件的时钟输入端，不是门控时钟“。因而会有很多的触发器的数据水端没有被约束到。我曾经把该组合逻辑的输出定义为一个时钟端去约束这些点，但是在布局布线后，反标set_load或sdf文件到pt做时序分析，都提示说在在层次化的边界上定义了时钟，这条线上的net_delay不能反标回去。但是可以反标spef格式的延迟寄生参数。想请陈小编给点提示。这种方法在工程实践应用中是否可行?或这些没有被约束到的点该怎样添加约束?这个问题困扰我很久了。十分感谢。