请问各位关于综合时时钟约束的问题

里面有一个相对而言比较庞大的组合电路

是不是有setup violation?
SDF文件反标成功了没?

我没反标。
还有。怎么看是不是有setup violation?

需要反标的，你加载的单元库的 。V 库默认了其他值的 setup time 的。

可以仿真时不检查timing

嗯，仿真时候有-notimingchecks,也没有反标。约束时候时钟周期是10，但是仿真时候逐步增加周期，到三四十才能正常工作。

嗯，仿真时候有-notimingchecks,也没有反标。约束时候时钟周期是10，但是仿真时候逐步增加周期，到三四十才能正常工作。

这就奇怪了，或许还有其他的选项控制timing check。

应该不是timingcheck的问题，因为输出端数据都是正常的，没有x或者z，只是。数值错了 ，不过多谢你啊~

我记得如果没有反标的话，每个单元都默认延迟一个时间单位，即1ns，你检查一下是不是

请问该怎么设置和检查啊?