请问如何理解时序约束？我这样理解正确吗？

不好意思，我对这个有个基础的概念一直很模糊。求大家指点一下。
电路的设计需要满足一定的时序条件，所以我们需要时序约束。
时序约束是指添加了约束之后就能把电路的时序约束住，使电路满足时序条件吗?如果这样的话约束的条件是不是需要设置的和电路需求一摸一样而不留有余量,约束的越小越规范。
还是说添加的约束只是指的约束条件，这个条件是我们自己计算出来的，然后我们再来通过软件分析所设计的电路是否满足这个条件。如果不满足就需要对设计进行改动。
这样的话是不是约束条件一般要比标准值设置的宽松一点，比如电路的fmax为100Mhz，那么我们就添加约束时设置fmax为110M~120Mhz。tco，tsu，th等也类似吗?
假如最后验证违反了时序规则，我又应该怎样去修改设计呢?
求指点.....

哪位指点一下呀...难道我发错区了.....

到前端去问

简单讲，就是你要决定这个设计要跑多快

约束是从综合的时候开始用的，一致贯穿到backend结束，
rtl的时候不管的，

RTL仅关注逻辑正确与否， 功能是否实现。
之后约束就要登上舞台了， 直到layout谢幕。