菜鸟DC综合约束求助！

最近在搞dc综合，真是焦头烂额阿，望各位大虾帮忙
design分三个block，都很大，目前采用bottem-up的方式综合。三个block分别设置约束。block1含有gen_clk（产生本block和其它block的分频时钟，门控时钟）。
（1）对block1进行约束时，是否所有时钟都需要define?
（2）block2有多个输入时钟，其中gen_clk1与gen_clk2（这两个时钟都是在block1中由同一个clock经过不同的使能信号产生的），那么在对block2进行约束的时候，如何define这两个时钟呢?

没有人回复阿，着急啊

（1）block1的时钟定义
时钟定义的原则：后面相关模块要用的时钟都要定义，可在pll后面和分频器后面定义，icg后面没有必要定义；
(2) block2的时钟定义
那两个时钟都要定义，定义成周期一样，不要设false path

上解ok

目前我也是这么做的，多谢阿。
问题是，block2有个输入控制信号cnt，是在block3种产生的，它是由gen_clk3产生（而gen_clk3与gen_clk1,gen_clk2都是在block1中由同一个clock经过不同的使能信号产生的）。那么我在约束BLOCK2的时候，只定义了gen_clk1,gen_clk2,没有定义虚拟时钟gen_clk3，而是将cnt定义为gen_clk1时钟域的输入信号（因为这三个时钟周期一致），但是这个时候在计算cnt的setup路径时（input to gen_clk2的register），出现一个非常大的violation。不知道是不是我的约束有问题啊?

补充现象：
clock gen_clk1(rise edge)1126.4
不知道为啥出现这种情况啊? 请高手帮忙啊

喂有没有人哦·