请教一个dc综合时约束设置的问题

时钟port clk传入电路后，分两条路，一条过buffer一条过inverter，然后通过一个mux选择其中一个
一开始我是在port上加了一个时钟，mux上加两个互斥的generated clock，后来发现input delay和output delay也要分开设
现在两个方案，哪个好点：
1，port上也加两个时钟，与mux上两个一一对应，input delay啥的也分两种情况设置，时钟之间设false path
2，port上一个时钟，mux上也只选一路
总的来说就是有没有必要一下设两种时钟

穿过mux时候，会有一正一反两种情况
类似于clkout= sel？clk：～clk
然后，后面的触发器受clkout控制
会报一个warning说时钟non-unate
如果只定义一个，后面路径会用clkout（clk）和clkout（～clk）来分析路径，少半个周期

那你mux的作用在哪？
如果你只关心一个时钟，ｍｕｘ可以考虑设置case analysis，那么inverter这一条支路存在的意思是什么？
可以在inverter后边设置generated clock，然后和clk设置为exclusive clock

正解