verilog如何实现该功能

输入时钟 CLK
输入信号A（CLK上升沿有效）
输入信号B（CLK上升沿有效）
输出信号C（CLK上升沿等于A， CLK下降沿等于B）
反之
输入时钟CLK
输入信号C（CLK上升沿下降沿均可变化）
输出信号A（CLK上升沿有效，等于C在上升沿的值）
输出信号B（CLK上升沿有效，等于C在下降沿的值）
谢谢！

wire c=clk?a :b

弄个高速时钟
就容易了

要啥高速时钟啊。标准的ddr接口，上下沿有数据，是本数字电路的书就会讲