Re: 一小段verilog code，仿真出现问题

可能你的addr从来没变过吧
这个process没被执行过。。。。

同意啊，ncsim在time 0 trigger always block感觉有点怪怪的
加一个delay试一试
#1 addr[2：0] = 3'b000;
要不改用model-sim吧，这个问题上model-sim好多了

1) always @(addr[2:0]) begin 试一试，如果你的addr不止3位
2）initial
   #2 BE=0;