利用cadence的spectreverilog仿真器仿verilog的问题

    我用verilog写了d触发器，然后用ic51将它导入，生成一个symbol。接着新建一个schematic文件来调用这个verilog触发器的symbol，在仿真器中选择spectreverilog选项。结果发现在输入时钟频率高于1GHz的时候仿真结果就不对了，将频率降低到MHz则得到正确的输出波形。为什么会这样呢，仿的是纯行为级的呀，怎么会出现这么大的延时呢？是不是ic51的verilog仿真器中有相应的延时设置我没有设好？另外：我在elements library中的输入输出IO口设定的上升延和下降延时间均为1ps。
    另外：spectreverilog不支持底层调用，需要在schematic文件中将各个verilog子模块的symbol调出来重新搭一遍顶层电路，好麻烦。不知道大家有什么好的解决办法？谢谢！

timescale/transition time找找看
spectreverilog支持底层调用,不过verilog代码格式要注意

看一下你的interface element里的tx time, 如果没问题看一下analysis的time step,必要的时候设一下.
代码的话要注意顶层文件只能包含底层的调用,没有其他语句.这样的话是没问题的.