关于verilog，请高人指点！

我在用modelsim仿真时，编译没有错误，但是在load时，出现下面的错误，不知道为什么？请高人指点：
# ** Error: (vsim-3053) E:/MPLL/MPLL.v(195): Illegal output or inout port connection (port 'ch0_output').
#         Region: /mpll_tb/DUT/ch0

模块调用时port用了register型？应该用wire型