有人能比较一下Open Vera Assertion和System Verilog Assertion

晕，这哪里叫从头开始呢？
项目以前用什么就用什么呗

re,不然啥都得改...
自己搜搜, vera=>sv的东西肯定很多
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这种vera=>sv的工具或者脚本可用性不强的。转出来的东西需要太多的时间去
调试来保证原始的功能得到正确的体现

其实我那只是建议...
其实有些环境,结构之类东西改改挺烦的, 全部转大多时候不值得.
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其实我想的只是把Vera和SVA放在一起用而已。环境自然是Vera不会去变，不过assertion这部分希望用SVA