Re: verilog 可以产生带约束的随机变量吗？
时间：12-12
整理：3721RD
点击：
这种约束verilog还是搞得定的。
这个不是相当简单吗？
产生一个32bit 随机数，然后固定为1的bit or1，固定为0的bit and 0