RFIC设计学习交流
- · 正弦信号输入ADC每一位输出数字码怎么确定01-15
- · 10ns的延迟01-15
- · 请教 在mos model中有一项rout parameters01-15
- · 输入信号带宽1MHz01-15
- · 锁相环设计求助01-15
- · 救助 文件被锁01-15
- · 奇怪:工艺角分析和单独分析得出来的结果不一样,是软件的问题吗?01-15
- · 栅-漏跨导、漏极小信号输出电导随频率变化的特性01-15
- · CADENCE下仿真VCO01-15
- · 请教一个仿真问题01-15
- · 为什么一般用pmos input pair,因 为它比nmos input SR更快吗?01-15
- · 分数分频频率综合器设计01-15
- · 求一个 低通滤波器的 hspice的设计方案 和 波形仿真截图啊01-15
- · 问 Verilog arms 是用来干什么的,和VerilogA区别?01-15
- · 一个简单的运放问题01-15
- · 求教一个LDO测试的问题01-15
- · Hspice 牛人请进!01-15
- · 电流镜MOS管的M越大,匹配就越好吗?01-15
- · 关于工艺库器件的问题01-15
- · 沟道leakage01-15
- · 学电路设计是复旦好吗?01-15
- · 中国的模拟集成产业01-15
- · Class D 电路除了通过三角波比较产生pwm,还有别的办法嘛?谢谢!学习中01-15
- · 你们设计的OSC,精确吗?01-15
- · cadence仿真出现的问题01-15
栏目分类
最新文章
