锁相环设计求助
时间：10-02
整理：3721RD
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设计一个输入4Mhz 输出60MHz的PLL，
R=20K, C=150P, C2=10P
Icp=3.5uA
Kv=250MHz/V
为了防止leakage问题，我用理想的电阻。电容。
为了防止clock feedthrough,我用了理想的放大器在CP里面，60dB的。带宽1G的理想放大器，可是还是有问题，
在PLL锁定以后仍然有一个大约1mV同时是100us的rising time。
求帮助。
R=20K, C=150P, C2=10P
Icp=3.5uA
Kv=250MHz/V
为了防止leakage问题，我用理想的电阻。电容。
为了防止clock feedthrough,我用了理想的放大器在CP里面，60dB的。带宽1G的理想放大器，可是还是有问题，
在PLL锁定以后仍然有一个大约1mV同时是100us的rising time。
求帮助。
图片贴不上去，郁闷啊