求教一个LDO测试的问题

各位大虾好,小弟做了一个LDO。但是LIR性能非常差，大于60mV/V.
我的工艺是chart035um，3.3v
LDO的输出是3v，Vdropout=200mV(设计)。
我测试了3.2v~4v之间LDO的输出，结果显示有50mV的变化。
后仿真都没有问题，不知道为什么，照理来说静态性能不应该有这么大的变化！
请大家多多指点，各抒己见！

可能是工艺失调
运放增益下降

你设计的值是多少?
LINE REGULATOR的话,一般只有1mv左右,
如果你是带满载测试的也有可能是你在低压的时候,输出电流能力不够.
只要改成轻载测试就可以了
否则的话应该是运放增益变低了.

同意楼上的。

我设计的值是1.1mv/v
比较郁闷的是，片内带了一个环振，没有办法测试空载的情况?
有可能是电流过载的原因。我设计的电流是15mA，但是在测试的时候看到VDD端有20mA左右的电流，只是不能确定这个电流有么有流过我的LDO。

这个工艺失调对增益会有这么大的影响吗?前仿真和后仿真对5各工艺角都做过了，环路增益在60dB以上吧！

3.3v工艺的电路，在输入大于3.3v时，电路特性应该不会有太大的变化吧！况且也高的不多，呵呵！

good topic！

学习中。

reference在3.2v~4v之间变化吗?

过载了?