IC后端设计交流
- · innovus optdeisn时报internal error12-31
- · 请教calibredrv如何merge layer12-31
- · 请教pt ocv 模式write sdf时,文件中为何包含两个delay信息12-31
- · create_clock和create_generated_clock12-31
- · APR时 Core Utilization 的理解问题12-31
- · 各位大佬,ED在执行clock tree后clock net有TOP层ant error,该如何解?12-31
- · synthesis 屬於後端還是屬於前端呢?12-31
- · cadence ic5141仿真时出现报错,求大神解决12-31
- · 什么是timing window,作用是什么?12-31
- · set verilogout_no_tri true 和set_fix_multiple_port_nets -feedthroughs -output12-31
- · calibre2014的patch问题,求助大家帮忙12-31
- · Cadence IC 617最新版,稳定了吗?12-31
- · pt clock_latency 不能展开?12-31
- · 矽昆微电子的数字后端设计12-31
- · PT约束问题,求解12-31
- · innovus vs encounter12-31
- · LEC的几个问题12-31
- · preroute stdcel时rail无法生成12-31
- · starrc 抽取post-layout netlist 问题12-31
- · 菜鸟求助: ICC中如何 uniquify netlist ?12-31
- · 求助,calibre pex提取schematic!12-31
- · 求助:在ICC中,如何将一个VDD的属性由signal变成 power?12-31
- · primeTime for ocv and aocv12-31
- · mcmm下的时序violation12-31
- · 求助:关于primetime的寄生参数时序分析12-31
栏目分类
最新文章