各位大佬，ED在执行clock tree后clock net有TOP层ant error,该如何解？

EDI在执行clock tree后跑出几十个antenna error:主要为top 层layer走线太长造成的,因为该部分线是在clock tree时工具预走fixed的线，后面在wroute时又不能通过跳线解决，可又不让加ant cell，
请问各位大侠这种情况该如何解呢?

cts constrain里面有一个source to sink net length的约束，可以通过加紧drv的约束来尽量消除clock net中
的long net