聊一聊航天用芯片
基本上就是我们平时不太关心的东西，在他们那里变得十分重要。
1）超高温和超低温的STA
2）对三种宇宙射线的抵抗能力要求极高，我们平时这种设计的芯片，用射线一照就完。猜猜，如何才能提高抗射线的能力?
3）我们觉得现在芯片的封装已经够平整了吧，但是远没有达到航天的要求，以至于封装厂也得用特别的机器手工打磨后，才符合要求。为什么要那么平哪?因为在发射过程中，加速度很大，不平整容易造成芯片的受力不均，使得芯片断裂。
陈老大要为国家的航天大业熏陶俺们年轻人呀
很好奇，中国的航天用的芯片的加工生产线是国有的还是委托设计的，受制于人总是不好呀
防射线最好的方式用铅盒吧
航天有专门的研究所和加工厂..
可靠性要求居高
天宫一号啊
军工产品有些是国产的，也有国外的 ，我不太清楚，
1） 高温，低温，这个signoff要求高了，要到 high temp/low temp下一定要signoff过
2） 防止射线，这个是不是sram受到的影响最大， 良率会差很多
晶圆制造以及成测过程中的环境和合格指标也卡的很紧。 成品可靠性抽样测试非常严格。
航空航天 主要是北京啊，
核心器件会用军品
军品是要特殊加固的工艺
还有就是航空设计会有冗余纠错设计
不过据说现在商用FPGA也上过天了，用下来也可以
老米好一点的片子都对中国严格限制的
中国也没啥好办法，自己也造不出来。
CPU啊。
不过以中国现有的技术，不记血本估计也能弄出个加固的cpu来
飞船上星仔计算机不知道用十么cpu，80386?
昨天看火箭上传下来实时动态图像了，这个要的带宽估计1M以上（求指正）
会用十么通信制式? CDMA扩频?
估计军方有cpu了，没有告诉大家而已，
军用ic肯定是温度，条件范围广啊， 比较恶劣的环境
估计军方有cpu了，没有告诉大家而已，
军用ic肯定是温度，条件范围广啊， 比较恶劣的环境
中国没有军品cpu，386有加固的cpu
2）对三种宇宙射线的抵抗能力要求极高，我们平时这种设计的芯片，用射线一照就完。猜猜，如何才能提高抗射线的能力?
这个与芯片封装关系大些吧，对芯片的影响主要是对SRAM的影响导致SER。
介绍介绍有什么抗辐射的芯片可以设计！大家试试。
据我所知
1 超高温或者超低温的sta，如果条件苛刻的话，就把库里的各种参数按一种非线性的关系换算，然后做sta；如果不苛刻的话，按线性关系换算去坐STA；
2我只知道如果要防护单粒子效应的话，在关键的DFF上都要做三模冗余，这是不苛刻的环境；如果环境非常苛刻，那么要对所有的DFF，甚至存储做三模冗余，如果是在深亚微米，那个组合逻辑也要做三模冗余；其他的两种就不清楚了。
3据我所知，很多航天的应用中，并不是使用芯片，而是使用军品级，或者宇航级的FPGA
Flash, EEPROM一类的存储器比较怕射线.
航天计算机一般要求可靠性高, SPARC是不错的选择,欧洲的LEON就是SPARC架构.
集成电路工艺方面, SOI在抗射线方面有优势.
这样的， 长见识啊
做过航天芯片物理设计的人笑而不语...
机密，机密...
说些大的signoff要求确实很高，军标区别与民用标准...
抗辐射效应的理论国际上早就已经开始研究了
主要有SET SEL TID等...百度一下就知道了
在电路级对芯片进行加固一般要分为模拟和数字部分
模拟部分这方面比较难，但是发文章容易中
主要是看PLL和电源
数字部分一般来说是采用冗余机制，增加电阻啊之类的
但是标准单元会比较大，芯片面积也会很大，而且悲剧的是频率也会下降，功耗还会上升
先说这么多了...
所以现在才有抗辐照设计！
特殊条件，特殊工艺
我想问下，航天芯片设计好后在哪里流片呢?都用什么工艺呢?
和老美的差距也不大的，也就一个孙悟空的金斗而已
航天用芯片大多数情况下并不需要用到特殊工艺，考虑一般的情况，首先必须满足温度范围，比如-55~+125
然后最主要的特殊要求就是抗辐照性能，这是因为太空中充斥着各类宇宙射线。一般来说，辐照主要有几类效应：
SEU : 单粒子翻转，本质就是被粒子击中后可能导致逻辑翻转
SEL : 单粒子闩锁，就是latch-up
TDI : 总剂量效应，主要是引发mos fet的D、S漏电
针对以上效应，目前有比较成熟的设计手段来应对
对于SEU，主要是设计上加固，包括各类纠错(如ECC、TMR)，标准单元采用DICE或保护门结构。越大的工艺节点抗SEU效果越好
对于SEL，主要是版图上保护环、间距等的设计
对于TDI，通常的做法是栅极的画法，采用环形栅或者H型栅，工艺节点越小，总剂量效应也会减弱。
另外在封装上，有时候可以采用金旦做的外壳来削弱射线。
以上手段都是公开资料可以查到，不要把航天级芯片看得太神秘了哦
楼上说的靠谱。
宇航类IC需要特别手段加固。加固分为工艺加固和设计加固两类。
工艺加固需要特别的工艺线，烧钱大大的。
设计加固采用商用工艺线加固，现在设计加固是重点。
加固主要是为了防止TID/SEU/SEL/SEFT/SEGR/SEB等一坨空间高能粒子带来的影响。
数字电路和模拟电路考虑的粒子效应侧重点不同。
也有从封装角度去做高能粒子防护的
楼上的TDI应该是TID的笔误。
顶一下
学习了！膜拜一个！
内容涨姿势啊！
学习了
也要看在轨情况，是低轨还是中轨或者高轨，如低轨主要考虑单粒子效应，即楼上所说的SEL、SEU、SET等；
抗辐照芯片在系统架构设计、算法设计阶段就要进行加固设计，如EDAC；
后端时一般都使用加固的工艺库，也会使用TMR，但是TMR的开销很大，某X学的某库号称不适用TMR也基本能达到使用TMR的效果；
不多说！
我知道我们学校有个老教授就是做这个的，用的是薄膜材料