DC综合时create_generated_clock时pins问题
时间:10-02
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请教大家一个问题,在进行DC综合添加时序约束后出现了下面这个错误:
Warning: Can't find object 'digit/clk_div/cnt_reg/Q' in design 'digit'. (UID-95)
Error: Value for list 'source_objects' must have 1 elements. (CMD-036)
我的源时钟定义为:
# clk
set ClkMargin 1.20
set ClkName clk
set ClkFrequency 3.84
create_clock -period [expr1000.0/($ClkFrequency*($ClkMargin))] -name clk [get_ports clk]
内部生成的时钟定义为:
# clk_192
set ClkName clk_192
set ClkPoint digit/clk_div/cnt_reg/Q
create_generated_clock -source clk -name $ClkName-edges {1 3 5} [get_pins $ClkPoint]
其中clk为顶层模块的port,3.84MHZ,clk_192为clk在调用模块里面生成的一个子时钟,1.92MHZ
但是加入时序约束文件后一直报错,在之前我已经添加好了工艺库以及对设计模块进行link,
请问这个问题应该怎么解决?本人新手,一直找不到原因。求帮助
第一种方法通过输出getch网表,查看你定义的clk端的名字是什么;第二种方法在reg生成的clk后,用一个dont_touch的cell来例化这个clk,然后在这个cell端create_generated_clk。推荐使用第二种方法