set_output_delay 含义？

-max就是做setup 检查用的 ， 这个值越大，里面越紧，
-min就是做hold检查用的，这个值越小，里面越紧张，

primary output的 setup

set_output_delay的官方解释为Setsoutputdelayon pins or output ports relative to a clock signal.
-maxSpecifiesthat delay_value refers to the longest path.If nei-
ther -max nor -min isspecified,maximumandminimumoutput
delays are assumed to be equal.
-minSpecifies that delay_value refers to the shortest path.If nei-
ther -max nor -min isspecified,maximumandminimumoutput
delays are assumed to be equal.
其实就是说当时钟来临时，经过多少delay引脚或者端口会有输出。这个delay的作用理论上应该是由输出电容合下一级输入电容所决定。他们一起应该就可以决定下一级的建立时间违约约束了。
以上是个人理解，还望大家讨论

二楼正解，上面的不大认同

问下，怎么确定这个max值和min值，因为好像这个output delay 一般主要是用于interface上，这儿的时序信息一般都是通过一些波形图给出，我看到一些书上写到有时候max的值居然为复值，min值为正数比max值大。请问这种情况怎么解释，还是有时候min为负值，max为正值。对于这两种情况不知道有没有通俗的解释。

一般不管max、min都是正值， 为负值就是过约束，
看看DC综合的书， 图里画的很清楚的，
这个主要是约束芯片周围接口的环境的delay，间接也就约束了input IO到内部第一级flop，
最后一级flop到output IO的路径，

想象一下output port外部也有一堆组合逻辑，然后输入到一个FF
那么set_output_delay -max 就是在最慢情况下，那些外部电路的延迟
set_output_delay -min 就是在最快情况下，那些外部电路的延迟

set_output _delay是你对外部电路的所需时间的估计，你设定好了外部所需的时间，综合工具就为按照你给的条件对内部的电路进行优化。只有MAX和MIN是形容外部电路延迟的，一般都是设MAX，为了全面也增加MIN项的。

小编你好，output delay 指的是My Design 的输出PIN提前于后一级FlipFlop的CLOCK信号上升沿保持稳定的时间，是不是可以理解为output delay 包括了下一级触发器的Tsetup+Clock的Uncertainty+输出PIN(Y)后面的组合逻辑（如果有组合逻辑的话）或者线的延时，这样理解对吗?output delay 到底是由哪些延时组成的?求解答

我认为10楼说的是对的