DC综合时如何设置set_output_delay？

根据clock period，外部register setup time，外部组合逻辑delay算出来的，如果不知道外部组合逻辑delay，那么可以用register out的方法

谢谢您的解答！
哦，那是怎么计算出来的呢?有没有什么公式之类的?
非常感谢！

建议看这个书：Static Timing Analysis for Nanometer Designs.pdf
论坛里有这个的下载。

哦，好的，谢谢！

错了，clock period不参与计算，你可以画前后两级DFF，看看那些timing之间的关系，就懂了，好好理解下，然后把这两级DFF中间用design切开来看，还可以去看看很特殊的情况，比如不同design的clock的规格方面的差异

额，不是很明白您的意思。
有没有什么计算公式可以计算出来这个值?
它的设置又有什么影响呢?
非常感谢您的解答！

外部组合逻辑延时加上register output的setup time，但是对于前后design的clock的规格不同的就另说了

哦，好的，这个我再研究研究，谢谢啦！

就是四楼推荐的那本书，各种情况都有介绍

路过看看！