如何从版图或者电路生成逻辑网表文件（.v文件）

用abstract提取标准单元的LEF文件时，需要用到单元的逻辑网表文件(.v文件)，想请问一下，如何提取呀?之前只是提取过电路的netlist文件和版图的gds文件，在论坛里逛，也没有发现解决方法。
多谢各位了！

标准单元已经是门级，还怎么写逻辑网表?
直接写个空的module就可以吧，定义port方向

不知道您做过标准单元库没?我是照着教程，上面提到先要导入逻辑网表文件，我就不太明白，所以请教一下各位了。