Cts前怎么算flip-flop的delay 和 transition

对 ideal clock，设置一个transition值来模拟cts后的transition。这样你的reg的c2q和output transition会真实一点点。
至于clock delay，只能是ideal了，一些需要使用useful skew的特殊reg你可以专门设置特殊的latency，不过记得cts时你也需要做成一致的latency。

根据.lib 查找表得的

谢谢两位小编。我用report_delay_calculate看了，虽然input transition 为0，但实际上查表的时候是用第一第二列间的transition来算的，而不是认为比第一列的input transition 还小，至于具体用的值以及原因就不知道了。就像一个input port 有drving cell 同样也不知道怎么估 port的 transition 和 delay。希望两位小编如果知道得更多能够告诉我。

谢谢两位小编。我用report_delay_calculate看了，虽然input transition 为0，但实际上查表的时候是用第一第二列间的transition来算的，而不是认为比第一列的input transition 还小，至于具体用的值以及原因就不知道了。就像一个input port 有drving cell 同样也不知道怎么估 port的 transition 和 delay。希望两位小编如果知道得更多能够告诉我。