请教一个Flip Chip ESD保护的问题

请教有Flip Chip 设计经验的大虾，因为Flip Chip的power/ground 是直接经过 Power/Ground bump 连到power structrue上，按照我的理解，Power/Ground bump之间应该有ESD 保护电路， 通常这个VDD VSS间的ESD保护怎么实现呢? 加一些专门的power/ground IO 连接到PG structure上（IO内部有ESD保护电路）? 如果是，加多少合适呢?多谢！

flipchip的ESD保护的基本原理和wirebond是一样的。也就是说ESD device电阻加上连线电阻要低于一定的标准。45nm 工艺我们一般定为0.5ohm。单个ESD device 不能满足，但会在整个芯片上放几个，并联后就能满足要求了。flipchip中的ESD device P/G连线实际上是三维的。所以一般需要用专门的软件来分析。但毛估估也可以。

什么是wirebond呢?

如果是PERIERAL IO 接到bump的话， 估计peripheral io里面也有esd device吧，

谢谢analogmind的解答。我们通常用的TSMC的标准IO库，ESD device电阻值没有办法获知，估计这个ESD device电阻值也比较小。能否告知市场上常用的ESD 分析工具?或者简单方便的“毛估估”的方法?再次感谢！

tsmc 标准IO 里面的所有POWER CELL 都有 esd device，
有空间就多加吧，看看文档

对于利用device沟道导通的方式泄放电荷的ESD device （通常宽长比大于10000）通路电阻基本上等于Rds。在仿真中可以将栅极接到漏极上。注意Rds是非线性的。所以电阻值应该随着电压的上升而增大。一般取电压等于5v时候的电阻值。对于1.1v core device 一般要求电压钳在3v左右。 如果是采用breakdown的方式，则计算就要留有较大的margin才行。因为device break down 的不均匀性比较大。一般不建议用这种方式。

flip chip的PAD应该有一部分是在active circuit上的。这部分PAD是无法做ESD的，但是他们的ESD应该是在chip的边缘的PAD下面。所以二楼说的：pchip的ESD保护的基本原理和wirebond是一样的：也有这个意思。楼上说的是做Foundary厂的esd做MODEL时给出的数据。个人意见，抛砖引玉。

期待问题解决