跨时钟域时序分析讨论
时间:10-02
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看时序报告的时候,发现一个有问题的地方。报告开头说的是launch是falling edge triggered,capture是rising edge-triggered。但是报路径时序的时候,capture就变成了falling edge of clock ...?这个问题想不通。补充说明:时序报告截图如下:其中clk_1_92是全局时钟,而blf_clk是clk_1_92分频时钟。blf_clk没有双沿使用,但是设计中有一个enc_clk=blf_clk&enc_en,这个enc_clk有双沿使用。不知道这对blf_clk的分析有多少影响?STA里有半周期的时序分析,没有做过对不同频率的半周期时序分析,有经验的前辈希望可以指点下?谢谢
时序报告的图贴反了,下面的图应该在上面
这么大的 slack 直接false就完了
检查出来问题了。出现该问题的原因是代码中有门控时钟的写法,在时序分析的时候做了门控时钟的检查,但是由于是慢采快,没有设置多周期路径,所以出现了如上所述的时序检查。将快周期设为多周期路径后解决