有关时序问题讨论

我再做astro的时候，基带是单独综合的，DC的时候出来的基带时序分析报告看，没有建立时间违例，保持时间倒是有一点，但是可以通过DC后仿，但是进入到astro的第三步添加时序信息后，因为chip中还有其他的macro添加进来，所以这个时候初步的时序分析显示有些管脚有严重的电容和转换时间违例，那些管脚就是和某个macro连接的信号管脚。正常我们设置的DC的set_load也就0.1数量级，可是这个macro管脚电容违例的值已经达到了200多，想请教下这种情况能有办法修复吗?因为这种情况我出来的时序报告，建立时间违例太大，即便是做了astro也肯定不能用的。求指导，求讨论

综合的时候没人去看hold violation的，因为这个是后端去修复的
才添加时序信息还在设计的初始阶段，不如顺着flow 跑完，看下place之后的结果，不要止步不前，
另外：用icc或者edi好么，现在会astro的人不多了

恩恩，也正在进行下一步，astro的确用的不多，实验室以前的东西都基于astro，所以先用astro，跑完流程后再学ICC。谢谢您的指导！

哎，我10几年前在学校干的事情，
那时候还apollo呢，觉得很先进

嘿嘿，我是刚接触不久的，准备工作找找后端的，还在摸索中呢！前辈是从事什么的呀，能否给晚辈点经验这个方向上怎么走