DC综合的verilog netlist 怎么让它只有小写字母？

综合的源文件是vhdl代码，使用了网上的办法在脚本里面加如下命令行也不行，马上了要流片了，因为这个问题过不了calibre的lvs
define_name_rules -case_insensitive ...
change_names

define_name_rules UPPER2LOWER_RULE -map { {{"A", "a"}, {"B", "b"},... {"Z","z"}} }
change_names -rule UPPER2LOWER_RULE
行不行?
PS：
这样不行么:
define_name_rules -case_insensitive rule1
change_names -rules rule1
write_verilog nl.v

多谢，已经解决了

如何解决的呢?

请问如何解决的?

我也想知道

http://wenku.baidu.com/view/60935b056c175f0e7cd13736.html
参考这个文件，把有用的复制进去就行，生成的代码就不会有大小写同名的wire

看我下面的回复，和你的方法一样

请问一下，大写转小写什么意思我的.v文件是
module test(clk,DIN,Q,QN,RST_N);
input clk,DIN,RST_N;
output Q,QN;
reg Q,QN;
always@(posedge clk or negedge RST_N)
if(！RST_N)
begin
Q<=0;
QN<=0;
end
else
begin
Q<=DIN;
QN<=Q;
end
endmodule

按大家说的方法之后，综合后的.net如下：

module test ( clk, DIN, Q, QN, RST_N );
input clk, DIN, RST_N;
output Q, QN;

HDR_DRNQ_1 Q_reg ( .D(DIN), .CK(clk), .RDN(RST_N), .Q(Q) );
HDR_DRNQ_1 QN_reg ( .D(Q), .CK(clk), .RDN(RST_N), .Q(QN) );
endmodule

还是没有变啊

哦 解决啦 去掉后面的 -type cell就可以啦原来
多谢 2楼 小编