Cadence用Verilog Code和Layout做LVS

小弟新手，用Astro APR后，Output Verilog Code和GDS，现将其导入Cadence，想做LVS，大家以前这样做过吗，请高手赐教，具体步骤是怎样的，为什么我做的结果是很多电源和地短路了啊先谢谢大家

it's a normal flow. you can use Assura to do this.

把Verilog转成电路再提取CDL,就可以做LVS了

谢谢能解释一下是怎样的流程吗试了好多遍都是不成功

谢谢我尝试一下但是可以解释为什么要转化成CDL吗

CDL是LVS中NETLIST的格式啊

使用calibre 使用命令：v2lvs -s0 GND -s1 VDD -v /home/xxx/topcell.v-o /home/xxx/topcell.cdl -s /home/xxx/Standard_Cell/std.spi 如果你merge 了GDS就是管级必须用管级网表做，门级别显然不对。

是用Assura做的 提取了电路的CDL和Layout对比了结果还是很多电源、地短路错误不知道具体原因出在哪里因为没装Calibre所以暂时还没办法用啊先谢谢小编了

v2lvs转化为cdl文件
globalpower ground
inlcude “standardcell.spi"
其实关键是你要理解lvs网表文件，因为转换后需要做一些小修改

谢谢你 wesley_wan
Assura搞不定了装个Calibre试试

assura not good?

您好，想问一下，icc写出的.v网表，里面带有信号pad，没有电源pad，port列表中也只有信号port。如何做在calibre中做lvs，如果用v2lvs转换，stdcell的cdl有，但是pad的cdl也需要吧?用两个cdl转换得到lvs用的网表，版图上只打了信号port的label，还是过不了，net对不上，前辈能不能指点一下，这种带pad的lvs如何做?谢谢了