DC综合中 读入文件问题 read_verilog

两个问题

第一，如上所示，current_design $module 这句话是什么作用
第二，read_verilog ./code/$module.2.v这句话不是读入verilog文件嘛，但是我的code文件夹里的 .v文件没有module.2.v啊，这是怎么回事?

这是别人的小项目，我在学习不太懂，望高手解答

$module是一个参数，这个参数要定义了才能使用，比如set module A，下次使用$module就用A替换之。同理module.2