verilog网表导入cadence生成原理图的问题
时间：10-02
整理：3721RD
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最近学习数字电路的设计流程，参照
<Digital VLSI Chip Design with Cadence and Synopsys CAD Tools >
这书做实验，今天想利用verilog结构级网表导入cadence生成原理图 ，
一直得不到结果，不知道什么原因，下面是一些截图。请高手帮忙。
先是填入verilog文件 和库文件等
（moore_dv.v使用UofU_Example库通过DC综合得到）
点OK之后，CIW显示导入完成了
运行之后log是空的，但网上有个例子显示成功了有列表
最后库里面也是空的，根本没生成视图，
在RHEL4 下面运行没问题，擦。
这个windows版本问题。
请问现在解决了么?要是解决了怎噩梦解决的，请教一下。
我也遇到过这种情况
先是查看verilogin.log文件，该文件又让查询ncvlog.log.
最后，发现是因为端口命名错误，导致输出为空
你的问题解决了吗?我现在也遇到同样的问题，能帮忙解决吗?
请问你有8-bit ADC的verilog-a文件吗?现在仿真需要。谢谢啦！
换个环境再跑一下?
你根据的那本书的哪一页啊?
Page:333,这两天遇到同样的问题，还好，已经解决。具体导入流程：http://bbs.eetop.cn/viewthread.php?tid=484391&rpid=9093062&ordertype=0&page=1#pid9093062
谢谢，我个把月前彻底掌握了，非常感您~