有没有直接spice 转verilog 的办法

因为只是转最常用的gate 结构。而且全部的最底层的cell list 已经有了。
我估计写个perl 的话大概要1-2天吧。不知道有没有现成的解决方案。
我知道可用svs来验证，所以安全性还是OK的。

nettran -cdl test.cdl -outType verilog -outName test.v

Synopsys Hercules自带的工具

多谢了。好像不错。