DC综合时verilog文件读入的问题

由于verilog文件太多且分布在不同的路径，于是我写了一个file.list来专门存放设计文件的路径和文件名，然后在DC的tcl脚本里用命令analyze -format verilog ./file.list，但是在运行的时候提示出错了。以下是相关的截图，我是哪里写错了吗?

tcl写错了。
file.list里先 set rtl_list [file1 \
file2 ]
在DC脚本里 source ./file.list
然后 analyze -format verilog ${rtl_list}