微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 请教关于formality读入svf文件的问题

请教关于formality读入svf文件的问题

时间:10-02 整理:3721RD 点击:
小弟最近学习formality。看了一些资料,在formality中做RTL何综合后netlist的验证,用set_svf default.svf 读入svf文件。但不知道为何报错,如下:
Error 27 :state 0,line 3:
Error : Invalid SVF,contents ignored
请问是何问题?default.svf不是由DC自动写出的么?是需要在综合时加入某些命令么?望各位大侠解决。十分谢谢。

没人回答啊是不是因为我没有退出DC default.svf没有完全写完?

DC中有条语句要关掉SVF 才行。你去查一下吧

恩 我试了一下 在DC中输入set_svf -off 关掉SVF就可以了谢谢回答

dc中要自己写入
set_svf ./svf_path/design_top_name.svf
在fm_shell中,在制定set_svf是dc指定的路径就行了。
可以在dc中输入set_svf off 就不用关闭dc terminal直接进行fm

问下,svf文件全称是啥,干啥用的,

svf:setup verification file ;记录dc在综合时采用的优化、复用、状态机重编码信息等等,供formality验证时使用。

这样的,那么svf是dc写出来的是吧,其他工具能写么
fm能读入

RC也可以写出类似的文件.ovf

学习了

现在都是自家的工具综合,然后用自家的形式验证工具可以过,
RC综合的,fm 能过么,或者说 dc综合的, lec 能过么,
set_svf -off 一定要写,否则, svf关闭的时候格式不行,fm读不进去的

恩,我也遇到过这个问题~

什么时候fm要用到svf,什么时候可以不用啊,做了几个项目,感觉有时候可以不加,但是不明白其原因

xiexie

同问~

同问!

还有,就是FM的版本不能比DC的版本低,我就遇到过这问题!

我的笨办法:看看log里面的warning和info,如果做了优化逻辑的动作,多半要SVF

用Formality第一步就可以读入svf文件。
至于是否需要加入svf文件,主要看综合的过程是否做了优化的动作。一般RTL代码到DC综合网表,综合网表和带扫描链网表之间的验证都要读入svf文件;至于综合后的网表与p&R后的验证可以不用加svf。
如果你不清楚或者不确定,就每次都验证都吃入svf。

svf 不小心删除了 没有svfrtl与pr后的netlist比不过 怎么办

问一下,什么时候关闭svf啊,是在compile之后嘛

想问您下关于svf你如果在dc中set_svf off的话, 是不是就不会生成svf这个文件了呢? 那你如何做formality呢?
man了下不太懂这嘎子
Formality setup recording might be enabled by defaultinDesignCom-
piler'ssystem-widesetupfile.Ifso, then the file name used is
"default.svf".If you prefer a different file name thenyoumayrun
set_svf in your setup file or script prior to performing any recordable
operations.Alternately, you may disable SVF recordingcompletelyby
running "set_svf -off".

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top