请问set_clock_latency中的-early -late是什么意思啊

rt
这两个东西是什么意思啊。
For setup analysis, Design Compiler uses the late edge for the launching flip-flop and the early edge for the capturing flip-flop. For hold analysis, Design Compiler uses the early edge for the launching flip-flop and the late edge for the capturing flip-flop.
有没有高手能够解释一下，这是什么意思。很是迷惑
还有在做dc时，主要用会到哪些clock constraints?

你要现搞清楚sta中setup/hold是怎么分析的

呵呵, 楼上的一语中的.
小编最好能画一个图好好分析一下setup和hold的分析方法, 无论是dc, pt还是icc在分析timing是default都是用worst的情况来check的.
set_clock_uncertainty

能不能详细些?

setup时候，要early的时钟沿，就是加紧setup path的约束。
hold的时候，要late的时钟沿，就是加紧flop之后的时间约束， 很容易理解

受教了

学习了一点

看过看过！

学习了！

6楼说的 东西估计他自己都不明白
我说一下吧，有错的地方给指正。简单举个例子 ：
set_clock_latency4 -source-early ....
set_clock_latency5 -source-late....
在计算setup 的时候 ： launch clock 上的latency 用的是5，capture clock上的latency 用的是4.
在计算hold 的时候：launch clock 上的lactency 用的是4，capture clock的latency 用的值是5.
其实就是加紧约束