怎样利用Lib中最大电容约束

用最差模型

能不能说详细点，我的意思类似于set_max_capacitance xx [current_design] ,的约束，只是用的是lib中的各个cell本身的max_capcitance .

同问lib中有max和min的capacitance，但是每个cell不一样，如果到current design中应该怎么设置
还有max transition，lib中是rise 和 fall transition对应的查找表
怎么在DC里面约束了

顶一下，我之前也咨询过cadence 相关工程师，没有得到满意的答复，在这里应该有大牛回答。
如果是PT做时序分析，如果不加set_max_capacitance约束，则自动使用lib库中cell的最大capacitace
,encounter 还真不知道。

encounter的做法和PT是一样的。不加 set_max_capacitance 约束，去 fix drv 时，用的就是lib库中cell的最大capacitace。
ps: cadence 相关工程师居然不能给你满意的答复，不专业啊 看来转ICC是志在必行的啦。

encounter如果不加set_max_capacitance 去 fix drv ,好像工具忽略了，不知道你用的是哪个版本具有这个功能。

你别吓我啊。我从5.2用到11.1，向来只约束 max_transition，不约束 max_capacitance的。