一个芯片怎样才算时序收敛了呢

一个芯片怎样才算时序收敛了呢，可以放心tapeout呢?
我做PT时一般保证以下3个setup & hold过了就行：
SDF+OCV(derate=1.05/0.95)
SPEF+OCV(derate=1.05/0.95)
SI(no derate)
有时候实际频率不高时，SI setup 差一点也认为过了
请问各位大佬们时序一般要检查到什么程度呢,derate 设多少呢?
还有clcok uncertainty, 你们检查postnetlist, set_propagate_clock 之后会改小吗，还是和DC 综合时保持一致来分析呢?
请大家不吝赐教！

Follow foundry's recommendation at first, and then adjust the parameters based on your own experience.