每日一思1
——————————————————————————
1：解释non-stop pin概念，cts阶段会对它做怎样处理，如果一个generated clock，它的master source有二个呢?
小编的帖子竟然没人回应！
non-stop pin应该是cts里面的概念，是特意告诉cts，这个pin不是最后的leaf pin。一般多用于分频时钟电路里面的flop上。现在的后端工具会自动识别这些pin
如果一个generated clock，它有多个master source，应该用-source 选择好。如果都想要的话，可以用-add 选项
顶！
周末人气少些
就是呀，周末人气少。小编大人息怒。
持续关注！
关注，持续关注
关注，顶起。
好想法！支持！
多谢小编分享！
谢谢陈涛小编和其他各位小编，大家一起参与，呵呵，无论是谁提出思考都不关键，关键是提供正能量，活跃后端这个版块，为工程师和爱好者提供一些源泉。
持续关注， 俺等新人正需要这样的答疑解惑啊
不错的ideal！
在下遇到这样的问题：generate clock 是 master source 的分频产生的时钟，而本身的master source 是之前分频产生的clock。也就是说generate clock 的master source 上有两个不同的master clock：clk1/clk2，请问这种情况如何约束?generate clock 的master clock是什么?
就像祖孙三一样，master clock 是父亲
但父亲人格分裂了，同一个source有两种不同频率的clock。那么他的儿子认父亲时，source是一个，但master clock是两个。为保证儿子和双重人格的父亲相处愉快，儿子得分别对应于同一个source的两个master clock?谢谢解答！那么如果儿子也是人格分裂，即为多分频时钟，那该如何对应?
理解成两个人而不是人格分裂就好，他们又分别有儿子而已，加上 -add
对这些很细的概念都不清楚额，肿么办?
4月份就开始做后端了，很想学的更细一点，但是感觉找不到资料，不知何处下手哇！
只能自己尽量多试试些新的flow啥的！
哎
这样写合理吗?
create_clock -name clk -..4
create_generated_clock -name clk_4-master_clock clk-divide_by 4 -source [get_pins xxx/clk] -add [get_pins CLK45]
create_generated_clock -name clk_5-master_clock clk-divide_by 5 -source [get_pins xxx/clk] -add [get_pins CLK45]
create_generated_clock -name clk_4_3-master_clock clk_4 -divide_by 3 -source [get_pins CLK45]-add [get_pins CLK38]
create_generated_clock -name clk_4_8-master_clock clk_4 -divide_by 8 -source [get_pins CLK45]-add [get_pins CLK38]
create_generated_clock -name clk_5_3-master_clock clk_5 -divide_by 3 -source [get_pins CLK45]-add [get_pins CLK38]
create_generated_clock -name clk_5_8-master_clock clk_5 -divide_by 8 -source [get_pins CLK45]-add [get_pins CLK38]
需要set_clock_groups吗?需要的话这样写?
set_clock_groups -physically_exclusive\
-group {clk_4 clk_4_3 clk_4_8}
-group {clk_5 clk_5_3 clk_5_8}
可是这样写 clk_4_3和clk_4_8是独立的啊
"create_generated_clock -name clk_4-master_clock clk-divide_by 4 -source [get_pins xxx/clk] -add [get_pins CLK45]
create_generated_clock -name clk_5-master_clock clk-divide_by 5 -source [get_pins xxx/clk] -add [get_pins CLK45]"
我想了很久还是觉得同一个直接的 master clock （clk）在同一个 generatedclocksourceobjects ([get_pins CLK45]) 不可能 divide 出两种 clock. 其他倒是没有问题。
group 在一起的就是 synchronized 而不是独立的, group 之间的关系就看你前面的 option （这里的physically_exclusive）是什么。
感谢您的耐心解答！如果生成的时钟是通过前一时钟计数后分频得到，那么是不是就算有相同的时钟源呢?
又如下面这种由控制信号决定的4/5分频：
Fout的时钟源是不是就是Fin呢?
physically_exclusive是set_clock_groups中的一个选项，是指物理上相互独立的时钟，不同时出现，具体和其他选项的区别我也不是很清楚。它的功能其实就等于set_false_path。谢谢！
自己定义时钟，分步做树