set_input/output_delay 为65%*clock_period会不会有问题

set_input/output_delay 超过50%*clock_period时，对于in2reg，reg2out，reg2out，是不是会有问题，我是这么想的:
对与in2out，input的delay+output_delay都超过100%，肯定收敛不了吧
对于in2reg，和reg2out，因为时钟的占空比为50%，那么reg的触发沿存在100%赶不上的情况~
是不是set_input/output_delay 超过50%*clock_period是不合理的?谁帮忙解释一下，thanks

没看太懂，不过我也有个问题问小编
如果时钟周期是10ns，那么setup一定按照10来计算么?会大于10么?