一般set_input/output_delay要设多大？

个人觉得应该设得大一些，以对边界条件做最坏的估计。

我也想知道，谁能详细说明一下呢?

我也想知道，谁能详细说明一下呢?

等待高手的解答

应该根据实际情况设置,不过最好预留一定的margin
如果实在不知道的话，我以前看到一个文档里提到，设置为 时钟T*60%，但我老大说,这样设置好象有点太紧了

前面要是沒有組合電路可以少留一些吧

如果包含pad, 那么看你的spec需求. 你的IO端口的RLC是多少? 和外部电路做interface, 外部电路需要多少? 当然,你可以做一个很"公平"的设定: 50% 时钟周期.

IT IS ALWAYS SO GOOD FOR US

一般设 70% 在外面， 里面留30%， 这是个一般数值
最好看看pcb版级的情况

这个70%和30%分别是指什么哈

70% clock period 设成 set_Input_delay , set_output_delay ,
自然就留下了30% clock period 给in2reg , reg2out logic

set_input_delay -min 0
set_input_delay -max 5
可以这样设置吗?
修hold时，插入了大量的buffer，利用率暴增，designer坚持要这样设，还说可以设成负值，请问这样合理吗?

小编正解，
理论上input_delay/output_delay设置的越大，就给PCB板级电路留有更大余量，input_delaay/output_dalay设置的越小，对板级电路的限制越大！一般情况下input_delay/output_delay设置为时钟周期的70%，如果综合后时序不满足，则可降至时钟周期的50%！