在DFT时，同一时钟不同沿(mix_edges)间要插latch吗？

在DFT时，同一时钟不同沿(mix_edges)间要插latch吗?
用RTL Compiler，工具文档说用分两种情况：
下降沿在前， 上升沿在后，不用加latch
上降沿在前， 下升沿在后，要加latch的
这究竟有什么区别呢?
各位大神，到底用不用插入呀！

posReg->negReg的话：
上升沿时，posReg的Q端更新，其老的值却不能被negReg采（因为是neg才采样），这样就丢失了。
negReg->posReg的话：
上升沿时，negReg的Q端不更新，posReg采样不会有问题，下降沿时，negReg更新也不会有问题，这样就没问题。

不插latch的话，产生测试向量的软件能看到这里会丢失，所以不会有问题，但会影响到测试覆盖率。

谢谢！
刚才看DC文档也提到这个问题了！
方法同RC一样！
可不可以这样理解：
posReg->negReg的话：
在正脉冲来时，p的更新的数据在同一个时钟周期内n抓到！
这样的表现正是hold violation的体现！
所以可以加一个lockup器件delay一个周期而解决这个问题！

对的，类似hold violation的数据丢失现象。

在综合的时候综合根据会自动判断吧，好像设置某个属性后就可以了；