求助DFT结构

如果design需要测stuck at fault & transition fault (含path delay fault)，
还有IDDQ， MBIST等很多的fault.
请问一下应该怎样合理安排DFT insertion的结构?插入的顺序?等等。
可否帮忙详细的说明一下?非常感谢！

IDDQ 是啥? 我所知道的是综合的时候 MBIST的Netlist或RTL要一起merge进来，因为MBIST也要插scan，综合产生的Netlist，再做scan insertion

IDDQ应该是测静态电流的pattern.我现在也是先做mbist , 然后 插入scan.
但是在插入scan时，既要测stuck at fault ,也测at-speed.
那针对两种fault，应该要产生两支不同的pattern。而且电路结构上并不完全一致（差个OCC）
所以我就不太清楚，具体的架构是怎样的?

插入OCC逻辑就能实现，OCC_BYPASS =1 的时候用ATE_CLK 去测stuck_AT,OCC_BYPASS=0的时候用OCC CLK测AT_SPEED（一般指测transition）

请问在OCC_bypass mode下，OCC出来的clock是低速的，scan enable应该是恒为1的吧?1.这样的话，scan FF不是都是在shift mode么?这样也测不到其他组合逻辑部分的fault啊。
2.我现在是先插入OCC ，然后在tetramax产生pattern时，set_fault -model struck （产生一组测stuck fault的pattern），
然后在set fault为transition, 在产生一组测transition的pattern. 这样OK么?
3. 插入OCC 后， *spf里面会有Internal_scan & occ_bypass两个procedure.
我在tertra max 里面，读入*spf时 都指定是Internal_scan mode,这样OK么?

发现我理解的有问题，occ bypass mode 时，scan enable并不会恒为一。
但我遇到的问题是发现pll产生的clock不稳定，会不定时的产生x,或者为低，请问你是否遇过同样的问题?感谢

scan_enable 肯定不是恒为1的。 至于你说的PLL 不稳定，应该不是spf之类的问题吧，看看是不是PLL的配置参数有问题

Thanks.