关于Verilog-XL相关问题

我这里遇到这样一个问题，在用verilog-xl 导出电路的 verilog网标时，其导出的总线地位总在前面。我用ncverilog导出也是一样的。导出的格式为： DB[0:15]
请问在哪里可以修改导出总线的选项让 总线的高位在前，导出后是DB[15:0] 。
是在 cdsenv 还是在cdsint中设置那?还是?

这个问题已经解决，新建了一个文本，里面写了一句话。然后再.cdsint 里面 load 之前你创建的文件即可。
simVerilogBusJustificationStr = R