静态时序分析 setup holdup问题？

ABCD里面延迟（包含IO 和clock delay）最大的最可能setup违例，最小的最可能holdup违例

陈小编的回答貌似具有通用性啊。面试官问这个的时候，我还以为是问这四种路径有什么不同点。比如寄存器到寄存器之间组合逻辑消耗的时间决定了时钟的频率之类的，所以更有可能出现setup违例。
输入到输出的那条路径是怎么回事呢?那个没有时钟啊?

这个真是面试官出的问题?如果不附加其他条件的话，太2啦！
我想了许多可能，但是都可以找到反例，最后只能那么说，算是正确的，其实跟没说一样！

恩。面试官也没告诉准确答案，貌似也很少有面试官会说答案的。所以下次要是再被问到同样问题，依旧是老样子。

脑筋急转弯

你只要加了input和output delay后，那条path依然会被timing到